전자형

이번강에서는 7강에서 자세히 다루지 못했던 부분 한번 더 짚고 넘어가는 포스팅 하도록 하겠습니다. 지난번 포스팅에서 설명드렸던 Clock신호입니다. 여기서 의문이 드는점은 어떻게 구현을 해야 상승에지, 하강에지에서 입력을 받을 수 있을까요? D플립플롭을 예로 들어 설명하겠습니다. Master-Slave 즉, 주종 플립플롭이라고 하며 Slave측의 입력은 Master측 출력에 종속되는 구조입니다. 이제 위 회로의 타이밍도를 보면서 에지트리거가 구현되는지 확인해보겠습니다. 첫번째 D래치의 출력 Q0가 두번째 D래치의 입력으로 들어가게되고, 두번째 D래치는 Low Level Trigger입니다. 따라서 Q의 타이밍도는 Clock신호가 low level상태일때 Q0의 입력에 영향을 받게되어 출력됩니다. 즉, 위..