27강. High-K Metal Gate

이번 포스팅에서는 High-K Metal Gate 방법을 이용하여 반도체 소자 Scaling Issue를 극복한 기술을 소개하겠습니다.

High-K Metal Gate는 HKMG라고도 부르며, 유전율이 높은 금속을 SiO₂를 대신하여 사용합니다.

이러한 배경에는 Scaling과 밀접한 연관이 있습니다.

아래 그래프를 살펴보도록 하겠습니다.

공정기술이 발달함에 따라 350nm공정에서 90nm 진행함에따라서

그 때 SiO₂의 두께는 점점 그에맞게 얇아지고 있습니다.

하지만 더 높은 공정기술이 나옴에 따라 SiO₂의 두께는 얇아져 Tunneling Isuue에 취약해집니다.

즉, 이러한 Tunneling으로 인해 Gate쪽으로 전자들이 누설되고 이로인해 Break Down현상이 일어납니다.

의도하지 않은 전력소모를 줄이고, 소자의 신뢰성을 높이기위해서는 이러한 Tunneling을 줄여야만 합니다.

하지만 높은 공정으로갈수록 Scaling을 해야만하고, Scaling을하면 다시 Tunneling Issue가 발생합니다.

이러한 돌고도는 문제를 해결하기위하여 바로 High-K물질로 제작하는 것입니다.

SiO₂보다 약 3~5배 높은 유전율을 가진 물질을 사용한다면, 같은 두께로 제작하더라도

Oxide층의 커패시턴스값을 유지한채 Tunneling에 의한 누설전류 역시 막을 수 있습니다.

수식을 통해서 한번 살펴보겠습니다.

아래 식은 Oxide층의 커패시턴스 값을 표현한 것입니다.

즉, 위에서 제가 설명드린대로, 같은 커패시턴스값을 가진다면 High K쪽에서 조금 더 두께에 여유가 있습니다.

아래 그림을 보겠습니다. 아래 그림은 Oxide층을 SiO

₂

가 아닌 HfO

₂

라는 High K물질을 이용하여 제작한 것입니다.

Oxide층의 두께가 기존보다 두껍게 제작하더라도 (Tunneling Issue를 피하기 위함)

Gate쪽으로 누설되는 전자를 막을 수 있습니다.

하지만 무턱대로 유전율이 높은 물질을 제작할 수 는 없습니다.

왜냐하면 저희는 반도체를 제작해야하기 때문에, Silicon이라는 원소위에 Oxide층을 올려야만 합니다.

SiO₂는 Silicon에 잘 결합하여 붙을 수 있지만, 아무물질이나 Silicon층위에 붙어 고정시킬 수 없습니다.

원자들간의 상호작용도 고려해야하고, 결합의 세기 또한 중요한 Issue입니다.