21강. MOSFET Parasitic Resistance(기생 저항)

이번 포스팅은 MOSFET에서 발생하는 Parasitic Resistance(기생 저항)입니다.

MOSFET소자를 설계하여 공정과정을 통해 제조하게 되면

의도하지 않았던 Source와 Drain에서 저항성분이 나타나게 됩니다.

이를 기생저항이라고 하며, 이러한 기생저항이 적게 나타날수록 소자성능이 좋아집니다.

MOSFET소자를 제작할 때, P-type Substrate, N-type Source와 Drain을 만들고

그 다음 Oxide와 Gate를 올리는 방법으로 공정과정이 이루어지게됩니다.

이러한 공정 과정이 이상적이지 않고, 현실적으로는 완전하지 못하기 때문에 기생저항이 발생하게 됩니다.

기생저항을 고려한 MOSFET회로도를 그려보겠습니다.

소스기생저항과 드레인기생저항을 고려한 전류식을 기술해보겠습니다.

위 식은 기존전류식에서 기생저항성분에 의한 요소들로 나누어 준 것입니다.

즉, 전달하고 싶은 부분은 기존 전류식에서 기생성분으로 나누어주었기 때문에,

원하는 전류보다 작은 값을 얻게되어 소자특성이 나빠지게 되는 것입니다.

그리고 Saturation Voltage 또한 기존값보다 증가하여, 포화영역으로 들어가는 시점이 늦어져 성능이 나빠지게 됩니다.

그렇다면 이러한 기생저항을 조금이라도 줄일 수 있는 방법에대해서 알아보겠습니다.

기생저항이 발생하는 이유는 게이트가 소스와 드레인과 겹치는 부분이 발생하기 때문에 이러한 현상이 일어납니다.

즉, 채널의 길이를 정확히 파악하여 채널위에 게이트를 올릴 수 있다면 기생저항을 최소화할 수 있습니다.

아래 그림처럼 유효길이(Effective Length)를 정확하게 파악하고 게이트를 올려 기생저항을 막을 수 있습니다.

유효 채널의 길이를 구하기 위하여, 기존에 Layout으로 그려진 길이 L_drawn에 겹치는 부분의 길이를 제외해줍니다.

이러한 유효 채널길이를 적용하여 V_ds를 기술하면 아래와 같이 기술할 수 있습니다.

그리고 이어서 기생저항을 추가하여 식을 완성해줍니다.

식을 다시살펴보겠습니다. 기생저항성분에 의한 전압상승과 아래 빨간색 네모박스친 부분을 보겠습니다.

옴의 법칙 V=IR을 만족하기 위해 전류변수를 제외한 나머지 부분이 저항성분인데, 이 성분이 채널저항입니다.

그리고 양변을 I_ds로 나누어주어, 기생저항성분과 ΔL을 정확히 구해줄 수 있습니다.

해당 소자를 여러 전압으로 Test를 통하여 그래프를 그리고 만나는 지점이 기생저항성분의 크기와 ΔL입니다.

이제 얻어진 ΔL을 이용하여 유효채널길이를 구하고, 기생저항성분을 최소화할 수 있습니다.