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이번 포스팅에서는 MOS Capacitor의 Oxide Charge

그리고 Gate를 Poly Silicon으로 바꿨을 때, C-V특성곡선이 어떻게 바뀌는지 알아보겠습니다.

 

1. MOS Capacitor의 Oxide Charge

위 그림은 Flat Band Voltage를 인가했을 때 이상적인 MOS구조의 에너지 밴드 다이어그램입니다.

이때는 Oxide층의 전하(Charge)가 없는 이상적인 구조이므로 에너지 밴드가 평평하게 펴져있습니다.

하지만 Oxide층의 전하를 고려한다면 어떤변화가 있을까요?

Oxide층의 전하를 고려하면 아래와같이 반도체 표면쪽에서 potential이 감소한 모습을 보입니다.

그리고 Fermi Level또한 qVfb만큼의 에너지 준위차이를 보입니다.

이때의 Flatband Voltage를 계산하면 아래와 같이 Oxide층의 전하량만큼의 전압강하가 일어납니다.

 

이제 Oxide Charge를 일으키는 4가지 원인에대하여 알아보겠습니다.

1) Fixed Oxide Charge

Fixed Oxide Charge가 발생하는 요인은 산소가 부족하여 SiO2가 되지 못하고 SiOx형태로 존재할 때 발생합니다.

이때 SiO는 +전하를 띠게되고, 산화막층에 계속 쌓이게된다면 이온들이 potential을 높이게됩니다.

만약 저러한 Fixed Oxide Charge에 의한 전압값이 유의미한 값을 가진다면 C-V특성그래프는 아래와같이

x축을 기준으로 Shift됩니다(빨간색 그래프).

이를 해결하기 위하여 Ar이나 N가스를 이용하여 Annealing을 해주면 개선할 수 는 있으나,

완전히 개선은 불가능합니다.

 

2) mobile oxide charge

이러한 원인은 주로 Na+, K+이온들에 의해 형성됩니다.

위 이온들에의해 Inversion전압을 인가하여도 이온들이 함께 반응해버려서 5V보다 약간 높은 전압을 인가해야

Inversion영역에 들어가게 됩니다.

이는 공정(Process)과정 중 불순물이 유입되고, 공정을 진행하는 Room의 불순물을 관리해주면 해결할 수 있습니다.

 

3) Interface trap charge

실제로는 산화막과 반도체사이의 경계 즉, 계면에서 +전하가 Trap되어 있을 수 있습니다.

이때 Trap된 이온들이 Inversion상태가 될 때, 표면에 있는 전자들과 반응하여 기존 Inversion전압보다

더 높은 전압에서 Inversion이 형성되어버립니다.

즉, 마찬가지로 소자의 동작특성을 저해하여 Delay를 발생시킵니다.

이 문제 역시 수소가스를 넣어주는 Annealing공정을 통해 개선할 수 있습니다.

 

이어서 이번에는 Metal Gate를 고농도로 도핑된 Poly Si를 사용해보겠습니다.

실제로는 Metal이 아닌 고농도로 도핑된 Poly Silicon을 사용하고있습니다.

동작전압관점, 녹는점 관점 등등 여러가지 관점에서 Poly Si사용이 훨씬 유리하기 때문입니다.

이제 Gate에 P-type, Body에 N-type을 사용하여 에너지 밴드 다이어그램을 살펴보겠습니다.

이 구조를 사용하였을 때, Oxide층에 모인 전하는 아래와같이 쓸 수 있습니다.

이때 발생하는 issue는 poly에 형성된 potential로 인해 소비전력이 커질 가능성이 생깁니다.

그리고 이때 등가 커패시턴스를 구하기 위해 위 소자에서 발생하는 커패시터를 그려보면 아래와 같습니다.

등가커패시턴스를 구해보겠습니다.

식을 간소화 하기 위하여 oxide의 유전율과 silicon의 유전율의 관계를 살펴보면 아래와 같은 관계를 가집니다.

위를 이용하여 식을 정리하고 등가 커패시턴스를  구하는 과정을 마치겠습니다.

[ Quantum Mechanical 고려 ]

Poly Silicon을 사용하고, Effective Gate dielectric을 고려하였을 때,

위 그래프에서 볼 수 있듯, 전자들은 표면에 바로 존재하지 못합니다.

일정 거리를 두고 전자의 밀도가 높게 형성되어있는것을 알 수 있습니다.

즉, 이때 커패시터값이 형성되었다고 생각할 수 있고 그만큼 C-V특성곡선의 변화가 생깁니다.

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